模組A-8:RISC-V指令集架構實作與硬體架構設計

​教材模組 教學目標

課程模組整體教學目標:
將RISC-V的指令集架構,結合原本『計算機組織』所學習MIPS CPU的

<概念>,實作出單時序支援RISC-V基本指令集的處理器核心(CPU Core)。

​教材模組 時數

12小時

​教材模組 課程大綱

1. A1: Single-Cycle RISC-V Hardware Implementation(6hrs)
 
A1-1 Lecture: Introduction to RISC-V
  A1-2 Lab: Single Cycle RISC-V Hardware Implementation

2. A2: Compression ISA Implementation in Single-Cycle RISC-V(6hrs)
 
A2-1 Lecture: Introduction to Compression ISA in RISC-V
  A2-2 Lab: Compression ISA Hardware Implementation tr td 

可分享教材模組內容

1. Handout
  (1) Introduction to RISC-V (2) Single-Cycle RISC-V Implementation (3)Introduction to               Compression ISA in RISC-V (4) Compression ISA Implementation in Single Cycle RISC-V
2. Video
  (1) Background of RISC-V (2) Features of RISC-V ISA (3) RISC-V processor

  (4) Introduction to Compression ISA (5) Closer look of Compression ISA

  (6) Implement Compression ISA Step-by-step (7) Test, Simulation and Synthesis

所需實作平台配備與經費需求預估(以模組教學實作所需基本軟、硬體平台估算)

具有Verilog模擬環境(NC-Verilog)及合成環境(Synopsys license for Design Compiler)之工作站
經費:低階運算工作站約NT$100,000元。

聯盟/示範教學實驗室可提供之訓練與技術支援(含實驗示範影片)

1. 線上教學影片: 可分享上述所列教材教學內容。
2. 辦理教師+助教工作坊
3. 聯盟網址:
http://ec2-18-188-66-21.us-east-2.compute.amazonaws.com/

聯絡窗口

負責人員:台灣大學 吳安宇教授
聯絡方式:andywu@ntu.edu.tw / 02-3366-3641